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安装modelsim破解后点击不出界面	石俊梅 2019-4-25	37163	jf_0392179511-25 20:27
Quartus II破解和注册	朱燕媚 2019-5-27	168203	邓杰10-10 14:37
请问FPGA在人工智能时代有哪些独特的优势？	刘伟 2020-11-26	85537	junyunlai108-30 21:06
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数据在QAM调制及经过DA变换之后是阶梯型的波吗？	王利祥 2021-6-24	21351	王利祥06-24 11:05
关于有符号，无符号数，原码补码之间的运算	张波 2021-6-24	42153	张波06-24 10:00
为什么不用2017.4或者2018.3呢？最稳定的vivado版本是哪一种？	李欢 2021-6-24	35879	李欢06-24 09:31
为什么使用XceliummAIn18进行数字后仿会发生故障？	李敏 2021-6-24	01888	李敏06-24 09:07
verilog写好之后，sdc约束文件到底该怎么确定？	477289 2021-6-24	41121	47728906-24 06:09
求大佬分享chisel的资料	李勇 2021-6-23	03159	李勇06-23 17:56
求大神分享最全的Synopsys DC综合流程教程	王雪 2021-6-23	0506	王雪06-23 17:56
求一个Xilinx PCIe DMA Master代码工程	李巍 2021-6-23	11095	李巍06-23 17:26
请问一下可以把VCD文件转成VEC文件用于spice仿真吗？	手托初梦 2021-6-23	11062	手托初梦06-23 16:55
代码问题求解：DEFAULT branch of CASE statement cannot be reached是怎么造成的？	恩可口 2021-6-23	34168	恩可口06-23 15:49
ieee.std_logic_signed.all和ieee.std_logic_unsigned.all同时用出现报错怎么解决？	CDCNKA 2021-6-23	11094	CDCNKA06-23 15:46
请问正点原子MDIO测试试验烧不到自己的板子是为什么？	陈静 2021-6-23	4583	陈静06-23 15:29
子模块的generated clock是否需要和其它子模块进行balance？	张伟 2021-6-23	2962	张伟06-23 14:28
请问一下不同模块之间信号交互的类型都有哪些	吴湛 2021-6-23	2871	吴湛06-23 14:25
使用Python MyHDL有哪些注意事项？	张娜 2021-6-23	13254	张娜06-23 14:10
写约束时set_max_transition是不是在库元件的允许范围内，设置比较大的值比较合适？	李春梅 2021-6-23	3568	李春梅06-23 13:46
mem_sizes设置成4M就会仿真不出来，2M的话就可以仿真成功，这是为什么？怎么解决？	王越建 2021-6-23	2867	王越建06-23 13:43
请问大神分享一个GJB597B-2012文档？	h1654155275.5669 2021-6-23	0292	h1654155275.566906-23 13:22
两组不同的数据memory（8位、16位）要分开存储吗？	哼小曲 2021-6-23	1665	哼小曲06-23 13:16
如何从根本上解决Verilog的问题？	深圳市正商电子科有限公司 2021-6-23	23664	深圳市正商电子科有限公司06-23 12:56
如何用fpga实现mii通信？	张杰 2021-6-23	12942	张杰06-23 10:55
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