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源时钟路径和目的时钟路径延时不一致 时序分析 FPGA
iioloii 2022-4-24 来源: FPGA|CPLD|ASIC论坛
没有reset信号的计数器,在rtl仿真时如何确定初始值? reset 计数器
alphifly 2022-2-4 来源: FPGA|CPLD|ASIC论坛
quartus中rtl viewer和technology map viewer中dffe原语的逻辑改变 QuartusII
yousin 2022-1-14 来源: FPGA|CPLD|ASIC论坛
FPGA怎么对引脚进行分块?DDR3与FPGA的引脚连接 FPGA DDR3设计
mumumb 2021-11-29 来源: FPGA|CPLD|ASIC论坛
请问怎么用verilog来描述一个8位数据选择器呀 verilog
依山观澜0 2021-10-1 来源: FPGA|CPLD|ASIC论坛
为什么MH计数到5不停止还要继续计数呢
无影000 2017-11-10 来源: FPGA|CPLD|ASIC论坛
请问cyclone4的pll不正常工作有可能是啥原因? 微处理器
mln 2017-12-27 来源: FPGA|CPLD|ASIC论坛
程序语句问题
shaorc 2018-1-3 来源: FPGA|CPLD|ASIC论坛
怎么将FIFO中的数据读取到寄存器数组中? 寄存器 FIFO
科比如我 2018-1-8 来源: FPGA|CPLD|ASIC论坛
ALTERA soc hps 引脚配置问题 soc hps 引脚 配置 ALTERA
a471057369 2018-3-14 来源: FPGA|CPLD|ASIC论坛
FPGA产生脉冲的上升沿如何才能陡一些? 脉冲
mln 2018-3-22 来源: FPGA|CPLD|ASIC论坛
请问为什么烧写.jic文件时显示烧写失败但是测量CONF_DONE引脚是高电平?如何解决? Altera
mimimi 2018-6-27 来源: FPGA|CPLD|ASIC论坛
两板间的串行通信,分开放到两个板子上就是错的,接收不到正确的信息是什么原因? 串行通信
踢球男孩 2018-8-5 来源: FPGA|CPLD|ASIC论坛
差分对信号怎么调试是否可用 差分信号 FPGA
Traly 2018-9-21 来源: FPGA|CPLD|ASIC论坛
Xilinx 的Virtex2系列FPGA的主并配置模式怎么设置? Xilinx
会长真是托 2017-6-14 来源: FPGA|CPLD|ASIC论坛
用fpga做gp22为何测不到中断信号
yangxue1125 2018-6-15 来源: FPGA|CPLD|ASIC论坛
JTAG烧写程序失败,换了u*** blaster,重装了软件,换了开发板,换了电脑都不行 JTAG USB Blaster FPGA 开发板
dennver 2019-3-2 来源: FPGA|CPLD|ASIC论坛
ISE中的net load delay是什么意思 ISE Xilinx
叫我阿gu就好 2019-3-21 来源: FPGA|CPLD|ASIC论坛
关于 quartus 生成 ddr2 控制器 ip 核 的问题
rh1994 2017-9-7 来源: FPGA|CPLD|ASIC论坛
QUARTUS 13.1在生成FFT IP核时仿真文件生成不了? FFT IP核
匿名ac 2019-4-3 来源: FPGA|CPLD|ASIC论坛
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