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活动详情
随着逻辑设计的规模,复杂度的提高,以及新器件的不断出现,逻辑工程师面临时序收敛困难,项目周期缩短,器件功能复杂等诸多挑战。规范开发流程,引入业界新技术、丰富工程师经验等,都是确保问题得以有效解决的方法。在这里,我们会分享大规模逻辑设计的开发流程,以及解决复杂时序问题的工程案例。此外,还将分享如何利用业界最新的大数据分析和机器学习功能来优化时序设计。3.28,让我们相聚深圳,且听资深工程师和业界专家如何解决时序挑战。 您可获得如下信息 议题:
演讲嘉宾介绍: Mike lee 某500强通信企业资深工程师 多年FPGA逻辑开发经验。硕士研究生毕业于重庆邮电大学通信与信息工程学院,信号与信息处理专业。在校期间于重邮信科通信技术有限公司实习,参与了TD-SCDMA 3G ASIC基带芯片验证工作。毕业后加入深圳某500强通信企业网络产品线逻辑综合开发部,从事接入网FPGA业务逻辑开发工作至今。参与或直接负责接入逻辑OLT设备中QM队列调度模块逻辑设计,VMAC协议逻辑设计,以太OAM协议逻辑设计,XPON系列单板逻辑维护支撑工作,接入逻辑MXU产品cable 3.0 uphy物理层基带逻辑开发等项目。
Harnhua Ng Plunify创始人 CEO 瀚华拥有斯坦福大学电子工程专业硕士学位和卡耐基梅隆大学电子工程专业学士学位。毕业后在Xilinx美国加州总部工作多年,具有FPGA以及嵌入式开发领域的丰富经验。随后,他加入了日本东京AMD,从事移动计算平台的开发。
PS:报名阶段,可以提前把有时序问题的工程或是希望了解的信息发到tellus@plunify.com。我们将会在现场演示如何利用大数据分析技术来收敛时序。 点击报名 |
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看不明白,支持高深莫测的采集
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